用Verilog在Quartus II里复刻经典数字芯片：手把手教你实现74LS148和74LS138

用Verilog在Quartus II里复刻经典数字芯片手把手教你实现74LS148和74LS138在数字电路的发展历程中74系列TTL逻辑芯片堪称教科书级的经典。作为电子工程师的必修课理解这些芯片的内部构造不仅是对历史的致敬更是掌握现代FPGA设计的重要基石。本文将带您穿越时空用Verilog HDL在Quartus II平台上重新构建74LS148优先编码器和74LS138译码器这两颗传奇芯片通过代码重现1970年代的数字智慧。1. 解码经典74系列芯片的现代启示当Fairchild半导体在1966年推出首款7400系列芯片时可能未曾预料这些黑色小方块会成为影响半个世纪的工业标准。74LS1488-3线优先编码器和74LS1383-8线译码器作为其中的典型代表至今仍是理解数字系统设计的绝佳案例。为什么选择复刻这两款芯片三个核心价值点教学价值包含组合逻辑设计的核心思想历史意义展示从分立元件到可编程逻辑的演进路径实用特性其设计模式仍广泛应用于现代接口电路在开始Verilog实现前我们需要建立两个关键认知框架行为级 vs 门级Verilog允许在不同抽象层次描述电路负逻辑设计传统TTL芯片常用低电平有效信号提示74系列芯片的LS后缀代表低功耗肖特基工艺这是后来改进的版本原始型号为74系列2. 构建8-3线优先编码器74LS1482.1 芯片功能深度解析74LS148的核心功能可概括为当多个输入同时有效时仅对最高优先级输入进行编码输出。其接口信号包括信号名方向有效电平功能描述EI输入低有效使能输入片选I0-I7输入低有效数据输入I7优先级最高A0-A2输出低有效编码输出GS输出低有效组选择标志EO输出低有效使能输出级联用其优先级编码逻辑可以用以下Verilog代码实现module ls148 ( input [7:0] I_n, // 低有效输入 input EI_n, // 低有效使能 output reg [2:0] A_n, // 低有效编码输出 output reg GS_n, // 低有效组选择 output reg EO_n // 低有效使能输出 ); always (*) begin if (EI_n) begin // 芯片未使能 A_n 3b111; GS_n 1b1; EO_n 1b1; end else begin casez (I_n) // 优先级编码逻辑 8b0???????: begin A_n3b000; GS_n0; EO_n1; end 8b10??????: begin A_n3b001; GS_n0; EO_n1; end 8b110?????: begin A_n3b010; GS_n0; EO_n1; end 8b1110????: begin A_n3b011; GS_n0; EO_n1; end 8b11110???: begin A_n3b100; GS_n0; EO_n1; end 8b111110??: begin A_n3b101; GS_n0; EO_n1; end 8b1111110?: begin A_n3b110; GS_n0; EO_n1; end 8b11111110: begin A_n3b111; GS_n0; EO_n1; end 8b11111111: begin A_n3b111; GS_n1; EO_n0; end default: begin A_n3b111; GS_n1; EO_n1; end endcase end end endmodule2.2 ModelSim功能验证技巧编写测试平台时建议采用分层激励策略module ls148_tb; reg [7:0] I_n; reg EI_n; wire [2:0] A_n; wire GS_n, EO_n; ls148 uut (.*); initial begin // 测试使能控制 EI_n 1; I_n 8b11111110; #10; EI_n 0; #5; // 测试优先级顺序 I_n 8b11111110; #10; // I0最高优先级 I_n 8b11111101; #10; ... // 测试无输入情况 I_n 8b11111111; #10; end endmodule验证时需特别注意三个关键场景使能信号无效时的输出状态多个输入同时有效时的优先级处理无有效输入时GS和EO信号的变化3. 实现3-8线译码器74LS1383.1 控制逻辑的精妙设计74LS138的独特之处在于其三重控制机制G1、G2A_n、G2B_n这种设计使得多芯片级联变得异常简单。其真值表揭示了控制逻辑的奥秘G1G2A_nG2B_n工作状态100使能0XX禁止X1X禁止XX1禁止对应的Verilog实现应准确反映这一控制逻辑module ls138 ( input [2:0] A, input G1, G2A_n, G2B_n, output reg [7:0] Y_n // 低有效输出 ); always (*) begin if (G1 !G2A_n !G2B_n) begin case (A) 3b000: Y_n 8b11111110; 3b001: Y_n 8b11111101; ... 3b111: Y_n 8b01111111; endcase end else begin Y_n 8b11111111; // 芯片禁止时所有输出无效 end end endmodule3.2 级联应用实例利用控制信号可以实现多片138的扩展应用例如构建4-16线译码器----- ----- A[3] ---| G1 | | G1 | | | | | A[2:0]-| A | --| A | | | | | | GND ----|G2A_n| | |G2A_n| | | | | | GND ----|G2B_n| | |G2B_n| ----- | ----- | EO_n|---- -----这种级联方式展示了74LS138设计的前瞻性——通过精心设计的控制逻辑实现灵活的系统扩展。4. Quartus II实现进阶技巧4.1 约束文件配置要点在Quartus II中实现时需特别注意引脚分配约束# 74LS148引脚约束示例 set_location_assignment PIN_B12 -to I_n[0] set_location_assignment PIN_A12 -to I_n[1] ... set_instance_assignment -name WEAK_PULL_UP_RESISTOR ON -to I_n[*]关键配置项为输入引脚启用弱上拉模拟TTL输入特性设置正确的I/O标准如3.3V LVTTL配置未使用引脚为As input tri-stated4.2 时序分析与优化虽然组合逻辑电路不涉及时钟但仍需关注以下时序参数# 74LS138时序约束示例 set_input_delay -clock clk 5 [get_ports A[*]] set_input_delay -clock clk 5 [get_ports G*] set_output_delay -clock clk 7 [get_ports Y_n[*]]通过时序分析可以验证设计是否满足原始芯片的规格要求典型参数对比如下参数74LS138规格FPGA实现传输延迟(tpd)21ns8.2ns输入电容5pFN/A功耗32mW可变5. 从仿真到硬件的完整验证流程5.1 ModelSim仿真技巧建立分层测试环境testbench/ ├── ls148_tb.v // 顶层测试平台 ├── testcases/ │ ├── basic_test.v │ ├── priority_test.v │ └── edge_cases.v └── models/ ├── ls148_gate.v // 门级模型 └── ls148_behavioral.v推荐的仿真策略先验证行为级模型对比门级仿真结果执行覆盖率分析语句覆盖、条件覆盖5.2 硬件验证方法在DE10-Lite开发板上的验证方案// 顶层模块连接开发板外设 module top ( input [9:0] sw, // 开发板拨码开关 input [1:0] key_n, // 按键 output [9:0] led, // LED指示灯 output [6:0] hex0 // 七段数码管 ); ls148 encoder ( .I_n(sw[7:0]), .EI_n(key_n[0]), .A_n(led[2:0]), .GS_n(led[3]), .EO_n(led[4]) ); // 添加显示驱动逻辑... endmodule验证时建议采用步进测试法单独测试使能控制逐位验证输入优先级检查级联信号响应测量实际功耗和延迟