1. 从“与或非”到“功能块”组合逻辑电路的本质是什么如果你刚开始接触数字电子技术学完了逻辑门、布尔代数这些基础可能会觉得有点“虚”——这些0和1的运算到底怎么变成我们手里能用的电路组合逻辑电路就是连接抽象逻辑世界和真实物理电路的第一座桥梁。简单来说它就是一个“即时反应”的电路系统当前的输入信号经过一系列逻辑门的组合立刻决定了当前的输出信号。这个“立刻”和“组合”是核心意味着电路没有记忆功能输出只依赖于此刻的输入与过去的状态无关。这和我们后面要学的时序逻辑电路比如计数器、寄存器有本质区别时序电路是有“记忆”的。为什么组合逻辑如此重要因为它构成了几乎所有数字系统的基础功能单元。小到一个判断两个数是否相等的比较器大到一个复杂CPU里的算术逻辑单元ALU其核心部分都是由组合逻辑构成的。你可以把它想象成乐高积木里的基础砖块虽然单个功能简单比如一个与非门但通过精妙的组合就能搭建出实现复杂功能的模块。学习组合逻辑电路不仅仅是记住几个标准电路图更是掌握一种“自顶向下”或“自底向上”的设计思维如何将一个用文字描述的实际问题比如“设计一个三人表决器多数赞成则通过”转化为严谨的真值表再通过公式化简最终用最少的逻辑门实现出来。这个过程就是数字系统设计的基石。我刚开始学的时候容易陷入两个误区一是过于纠结门级电路的手工化简觉得不画到最简形式就没学好二是觉得这些基础电路太简单不如直接学用硬件描述语言HDL写代码来得“高级”。实际工作多年后回头看手工化简的过程是训练逻辑思维和深刻理解成本面积、速度的绝佳途径。而用HDL描述组合逻辑其内核思想与手工设计一脉相承。没有扎实的组合逻辑基础直接写代码很容易写出面积冗余、存在毛刺隐患的电路。所以无论你是准备考试的学生还是希望入门数字设计的爱好者这一章的内容都值得你沉下心来把它吃透。2. 组合逻辑电路的分析逆向工程看懂电路在干什么拿到一个现成的、由逻辑门搭成的电路我们如何知道它是干什么的这个过程就是组合逻辑电路的分析。它就像电路的“逆向工程”目标是写出它的逻辑函数表达式并最终确定其逻辑功能。这是一个非常实用的技能在查阅芯片手册、调试电路或者理解前辈设计的电路图时都会用到。2.1 逐级推导法从输入到输出的逻辑追踪最直接的分析方法是逐级推导。我们从一个简单的例子开始假设有一个电路输入为A和B首先经过一个与门输出为A·B同时A和B也分别接入一个非门输出为A和B然后A和B再进入一个或非门输出为A B。最后第一个与门的输出A·B和或非门的输出A B再进入一个或门得到最终输出Y。我们来一步步写出Y的表达式中间变量设 X A · B Z (A B)。根据德摩根定理Z (A B) A · B。这里注意对“或非”整体取非就是对其输入先取“或”再取“非”应用德摩根定律后等于对两个输入先分别取“非”再取“与”。但这里输入已经是A和B所以 Z (A B) A · B。等一下这里发现 Z A · B 而 X 也等于 A · B。所以 X 和 Z 是相同的最终输出 Y X Z (A·B) (A·B) A·B。所以这个看似绕了一圈的电路最终实现的功能就是一个简单的与门Y A · B。这个例子虽然简单但揭示了分析过程的核心定义中间变量逐级写出表达式并利用布尔代数的基本定律和定理进行化简。在实际的复杂电路中中间变量可能非常多耐心和清晰的标注是关键。2.2 真值表法最直观的功能呈现当逻辑表达式比较复杂或者我们想最直观地了解电路功能时构造真值表是最好的方法。继续上面的例子虽然我们已经知道YA·B但为了演示我们还是列出所有输入组合下的输出。ABX A·BABZ (AB)Y X Z0001100010100010001001110011从真值表可以清晰看出只有当A和B同时为1时输出Y才为1。这再次验证了电路是一个与门。对于更复杂的电路真值表能一目了然地展示所有输入输出关系是判断电路功能如比较器、编码器、奇偶校验器等的利器。注意在分析包含多级门的复杂电路时信号经过不同路径的延迟可能不同会导致输出端出现短暂的、非预期的尖峰脉冲即“竞争-冒险”现象。真值表是静态分析看不到这种动态毛刺。例如一个电路实现Y A·A静态分析永远输出0。但实际上由于A和A信号变化不可能完全同步在跳变瞬间可能出现短暂的“1”毛刺。这是分析组合逻辑电路时需要牢记的一个重要实践问题我们会在后面专门讨论。3. 组合逻辑电路的设计从需求到电路的完整流程与分析相反设计是根据给定的逻辑功能要求构造出实现该功能的逻辑电路。这是数字工程师的核心工作之一。标准的设计流程可以归纳为以下几个步骤我用一个实际例子贯穿讲解设计一个火灾报警系统。假设房间内有烟雾传感器S、温度传感器T和手动紧急按钮M。报警规则是当手动按钮按下M1时无论传感器状态如何立即报警如果手动按钮未按下则当烟雾和温度传感器同时检测到异常均为1时才报警。3.1 第一步逻辑抽象与定义变量首先我们需要将文字描述转化为逻辑问题。确定输入变量有三个输入信号。SSmoke烟雾传感器1表示检测到烟雾0表示正常。TTemperature温度传感器1表示温度超标0表示正常。MManual手动按钮1表示按下紧急0表示未按下。确定输出变量有一个输出信号。FFire Alarm报警器1表示报警0表示不报警。这一步至关重要定义不清会导致后续全错。要明确“1”和“0”所代表的具体物理含义。3.2 第二步列出真值表根据逻辑要求我们列出所有8种2^3输入组合下的输出值。MTSF报警说明0000手动未按传感器均正常0010手动未按仅烟雾异常0100手动未按仅温度异常0111手动未按烟雾温度均异常 - 报警1001手动按下 - 报警1011手动按下 - 报警1101手动按下 - 报警1111手动按下 - 报警从真值表可以清晰看到规则只要M1F就是1当M0时F等于T和S的与T·S。3.3 第三步写出逻辑函数表达式并化简从真值表写表达式通常有两种方法最小项之和或最大项之积。最常用的是最小项之和即找出所有使输出为1的行每一行对应一个最小项所有输入变量以原变量或反变量形式相与然后将这些最小项相加或。观察真值表使F1的行是第4、5、6、7、8行。我们用最小项编号来表示变量顺序为M, T, S第4行 (M,T,S) (0,1,1)对应最小项 M·T·S 记作 m3。第5行 (1,0,0)对应 M·T·S 记作 m4。第6行 (1,0,1)对应 M·T·S 记作 m5。第7行 (1,1,0)对应 M·T·S 记作 m6。第8行 (1,1,1)对应 M·T·S 记作 m7。因此F的表达式为F(M,T,S) Σm(3,4,5,6,7)。这个表达式可以直接用与门和或门实现但可能不是最简形式。我们使用卡诺图进行化简。画出三变量卡诺图变量顺序M, TS。M\TS000111100001011111在卡诺图上圈“1”下面一行M1四个格子全是1可以圈一个大的矩形它消去了变量T和S化简结果为M。右上角那个“1”对应m3单独看它和M1的那一行在T、S维度上无法合并成一个更大的矩形因为M不同。但是我们可以换一个角度这个“1”M’TS其实可以被M1那一行的“1”所覆盖吗不能因为M不同。所以它必须单独考虑。实际上观察原始逻辑当M0时F等于T·S。所以表达式可以写为F M (M·T·S)。但这还不是最简。我们尝试用卡诺图合并看m3 (011) 这个格子它和m7 (111) 这个格子在TS11这个纵列上M从0变到1这两个“1”可以合并吗可以因为它们相邻。合并后消去M得到T·S。 同时M1那一行的四个“1”合并得到M。 所以最终最简的与或表达式为F M T·S。这个结果非常直观地反映了我们的逻辑要求报警F1的条件是要么手动按下M1要么在手动没按的情况下温度和烟雾同时异常T·S1。化简让电路变得极其简单。3.4 第四步根据化简结果画出逻辑电路图得到最简与或表达式 F M (T·S) 后我们就可以用逻辑门来实现它。需要一个二输入与门输入接T和S输出为 (T·S)。需要一个二输入或门一个输入接M另一个输入接与门的输出 (T·S)。或门的输出即为F。如果手头只有与非门怎么办这就涉及到逻辑门的变换。我们可以对最简与或式两次取反并用德摩根定律 F M TS ( (M TS)‘ )’ ( M‘ · (TS)’ )‘。 这里(TS) 可以用一个与非门实现T和S接入与非门。M 需要一个非门或者用一个输入端接高电平的与非门实现。然后 M‘ 和 (TS)’ 再接入一个与非门即可得到F。这就是“与非-与非”表达式。在实际的集成电路中由于制造工艺的便利常常大量使用同一种门电路如全用与非门或全用或非门来实现各种功能。4. 组合逻辑电路中的“幽灵”竞争与冒险现象前面我们分析设计电路时都假设信号变化是瞬时的、同步的。但现实中信号通过逻辑门和导线会有延迟而且不同路径的延迟时间通常不同。这种时间上的差异会导致电路在输入信号变化的瞬间产生非预期的、短暂的错误输出这种现象就称为“竞争-冒险”。4.1 竞争与冒险的产生机理我们来看一个最简单的例子一个与门实现 Y A · A。从逻辑代数看无论A是什么Y应该恒为0。但考虑门电路的延迟假设非门有一个延迟时间 Δt。当输入A从0跳变到1时A并不会立刻从1跳变到0它会保持1大约Δt的时间。在这段极短的重叠时间里A1 A也还是1于是与门的两个输入暂时同时为1导致输出Y出现了一个宽度约为Δt的“1”脉冲正尖峰。这个脉冲就是“冒险”Hazard。而“竞争”则是指信号A和A通过不同路径到达在时间上“赛跑”争相影响输出。冒险分为两种静态冒险输入变化前后输出稳态值相同但变化瞬间出现了毛刺。上面YA·A’的例子稳态为0毛刺是1称为“静态-1冒险”因为毛刺是1。反之如果稳态是1出现了0毛刺就是“静态-0冒险”。动态冒险输入变化前后输出稳态值不同但在变化过程中出现了多次跳变如从0变1的过程中出现了0-1-0-1。动态冒险通常发生在多级、路径复杂的电路中。4.2 如何判断电路是否存在冒险对于简单的、可以通过逻辑表达式判断的冒险有一个代数判别法如果某个输入变量X同时以原变量和反变量的形式出现在表达式中并且在一定条件下表达式可以化简为 X X可能产生静态-0冒险或 X·X可能产生静态-1冒险的形式则该电路可能存在冒险。例如电路 Y A·B A·C。当BC1时表达式变为 Y A A。此时若A发生变化由于路径延迟不同就可能产生静态-0冒险因为Y稳态应为1毛刺可能是0。更通用的方法是卡诺图法。在卡诺图上如果存在两个相邻的“1”格对于与或表达式没有被同一个卡诺圈包含则它们对应的输入变量组合变化时就可能由于竞争产生毛刺。例如表达式 Y A·B A·C其卡诺图中最小项ABC和ABC是相邻的A变化B和C相同但它们分别属于不同的卡诺圈。当输入从ABC变化到ABC时即A从1变0B保持1C保持0由于两个乘积项路径延迟不同输出Y可能在短暂的瞬间从1变为0再变回1产生一个负毛刺静态-1冒险这里需要仔细稳态Y1毛刺是0所以是静态-0冒险。判断时需结合具体值。4.3 消除竞争-冒险的常用方法毛刺对于异步电路如锁存器、触发器的异步控制端可能是致命的会导致误动作。因此在关键路径上需要消除或规避冒险。增加冗余项修改逻辑设计这是从逻辑层面根本解决问题的方法。针对上面 Y A·B A·C 的例子当BC1时存在冒险。我们可以在表达式中增加一个冗余乘积项 B·C。因为当BC1时B·C1无论A如何变化Y都通过这个冗余项保持为1压制了毛刺。修改后的表达式为 Y A·B A·C B·C。在卡诺图上这个冗余项对应一个连接那两个相邻但不被同一圈包含的“1”格的额外卡诺圈。这个方法增加了电路复杂度多用了一个与门但一劳永逸。输出端接入滤波电容在逻辑门的输出端和地之间并联一个小电容通常几十到几百皮法。电容可以吸收毛刺这种高频窄脉冲使输出波形边沿变得平缓。优点是简单缺点是增加了输出信号的上升/下降时间降低了电路的工作速度且电容对低频宽脉冲无效。适用于对速度要求不高的场合。引入选通脉冲Strobe在电路输出稳定后才用一个选通脉冲高电平有效去采样输出信号。这样在输入变化、输出可能不稳定的阶段选通脉冲为低输出被封锁当输出稳定后选通脉冲变高输出有效值被允许通过。这种方法需要精确控制选通脉冲的时机增加了时序设计的复杂性。在实际的数字系统设计中尤其是使用硬件描述语言HDL和现代EDA工具时综合工具通常会报告潜在的时序问题。对于组合逻辑产生的毛刺在同步系统中即所有触发器都在同一个时钟边沿采样只要毛刺不出现在时钟有效沿附近满足建立和保持时间就不会被捕获因此可以不用特别处理。但如果是异步信号或时钟信号本身就必须严格考虑冒险问题。5. 中规模组合逻辑集成电路标准功能模块的应用在实际工程中我们很少从零开始用与门、或门去搭建一个复杂的编码器或加法器。更多的是直接使用集成了标准功能的中规模集成电路MSI或通过可编程逻辑器件PLD来实现。这些标准模块经过优化性能可靠能极大提高设计效率。这里介绍几个最核心的模块。5.1 编码器与译码器信息形式的转换器编码器Encoder的功能是将一系列输入信号通常每次只有一个有效转换成一个特定编码的输出。比如8线-3线优先编码器如74HC148它有8个输入线I0~I7低电平有效当多个输入同时有效时它会输出优先级最高的那个输入的3位二进制编码反码形式。优先级通常I7最高I0最低。它还有使能端和扩展输出端便于级联。编码器常用于键盘扫描将按键位置编码成二进制值。译码器Decoder的功能与编码器相反它将输入的二进制代码“翻译”成对应的输出信号。比如3线-8线译码器如74HC138它有3个地址输入A2, A1, A08个输出Y0~Y7低电平有效。根据输入的3位二进制数对应的那一路输出变为低电平其余为高电平。译码器在数字系统中的应用极其广泛地址译码在单片机或CPU系统中用于选择不同的内存单元或外设。数据分配器将一路输入数据分配到由地址码选中的那一路输出。实现组合逻辑函数因为译码器的每个输出端对应一个最小项或最大项。例如用一个3线-8线译码器和一个与非门就可以实现任意三变量的组合逻辑函数。将逻辑函数写成最小项之和的形式然后把对应最小项的译码器输出接到与非门的输入端与非门的输出就是该逻辑函数。这种方法在输入变量不多时比用门电路搭更规整。5.2 数据选择器与分配器数据的路由开关数据选择器Multiplexer, MUX俗称“多路开关”。它有多路数据输入D0, D1, …一组地址选择线S以及一路输出Y。功能是根据地址选择线的状态将对应那一路的输入数据送到输出端。例如一个4选1数据选择器有2根地址线S1, S04路数据输入D0~D3。当S1S000时YD0S1S001时YD1以此类推。数据选择器除了用于数据路由也可以很方便地实现组合逻辑函数。将逻辑函数的输入变量接到地址选择端将数据输入端接高电平或低电平或接某个变量就可以实现特定的函数。它是一种非常灵活的逻辑组件。数据分配器Demultiplexer, DEMUX功能与MUX相反它有一路数据输入D一组地址选择线S以及多路输出Y0, Y1, …。功能是根据地址码将输入数据D分配到指定的那一路输出端。实际上带使能端的译码器就可以作为数据分配器使用。将数据输入接到使能端地址码接到地址输入端则数据就会被分配到由地址码选中的那一路输出。5.3 数值比较器与加法器算术运算的基础数值比较器Comparator用于比较两个二进制数的大小。1位比较器比较简单比较两个输入A和B输出AB, AB, AB。多位比较器如4位比较器74HC85可以比较两个4位二进制数。它除了有数据输入端A3A2A1A0, B3B2B1B0和三个输出端还有三个级联输入端I_AB, I_AB, I_AB用于扩展比较更多位数。例如要比较两个8位数可以用两片74HC85级联低4位片的输出接到高4位片的级联输入端。加法器Adder是计算机运算器的核心。最基本的单元是半加器Half Adder它不考虑来自低位的进位实现两个1位二进制数相加产生一个和Sum和一个进位Carry。全加器Full Adder则考虑来自低位的进位Cin实现三个1位二进制数A, B, Cin相加产生和S与进位Cout。通过将多个全加器级联就可以构成多位加法器如串行进位加法器。但这种加法器速度慢因为高位要等低位的进位逐级传上来。为了提高速度出现了超前进位加法器Look-ahead Carry Adder它通过逻辑电路并行产生所有位的进位大大减少了延迟。中规模集成电路如74HC283就是一个4位超前进位加法器。5.4 奇偶校验器简单的错误检测奇偶校验Parity Check是一种用于检测数据传输或存储过程中是否发生单比特错误奇数个错误的简单方法。奇偶校验器分为两种奇校验和偶校验。奇校验保证传输的一组二进制码中“1”的个数为奇数偶校验则保证“1”的个数为偶数。发送端在数据位后附加一个校验位使整个码字满足奇/偶性要求。接收端通过奇偶校验器重新计算接收到的数据包括校验位的奇偶性如果与预期不符则说明传输过程中发生了错误。奇偶校验器通常由异或门XOR树构成因为异或运算的特性多个比特异或的结果为1当且仅当这些比特中“1”的个数为奇数。一个8位奇偶校验发生器/校验器芯片如74HC280可以方便地实现此功能。6. 用硬件描述语言HDL描述组合逻辑现代设计方法今天绝大多数数字电路设计都是在EDA电子设计自动化工具中使用硬件描述语言如Verilog或VHDL来完成的。理解组合逻辑的HDL描述是连接传统门级设计和现代数字系统设计的桥梁。6.1 行为描述与数据流描述在Verilog中描述组合逻辑最常用的两种方式是连续赋值语句Continuous Assignment和always块搭配阻塞赋值。连续赋值语句assign用于数据流描述它直接描述输入和输出之间的逻辑关系非常直观类似于布尔方程。module fire_alarm( input wire M, T, S, output wire F ); assign F M | (T S); // 直接对应逻辑表达式 F M T·S endmodule工具综合器会自动将这个表达式映射到目标工艺库中的基本逻辑门与门、或门等。always块用于行为描述功能更强大可以描述更复杂的条件逻辑。用于组合逻辑时必须确保always块的敏感列表中包含所有影响输出的输入信号并且使用阻塞赋值。module fire_alarm_always( input wire M, T, S, output reg F // 在always块中赋值的输出需要定义为reg类型 ); always (*) begin // (*) 或 (M, T, S) 表示组合逻辑敏感列表 if (M 1b1) begin F 1b1; end else begin if ((T 1b1) (S 1b1)) begin F 1b1; end else begin F 1b0; end end end endmodule这个代码描述的功能与之前完全一样。综合器会将其转化为等价的逻辑门电路。6.2 组合逻辑描述的陷阱与最佳实践用HDL写组合逻辑看似简单但稍不注意就会引入难以察觉的bug或低效的电路。避免锁存器Latch的 unintentional 生成这是新手最常见的错误。在always块中如果某些输入条件下没有给输出变量明确赋值综合工具会推断出需要“记忆”之前的值从而生成一个锁存器这不再是纯组合逻辑。例如always (*) begin if (sel) begin out a; end // 当sel为0时out没有赋值这将生成一个锁存器。 end修正方法确保在always块的所有可能分支路径下都对所有输出变量进行赋值。通常使用if-else或case语句时要有else或default分支。always (*) begin if (sel) begin out a; end else begin out b; // 或者 out 1‘b0; 等一个确定值 end end完整定义敏感列表在Verilog-1995中需要手动列出所有敏感信号。如果遗漏会导致仿真结果与综合后电路功能不一致仿真时信号变化可能触发不了always块但实际电路是连通的。最佳实践是使用Verilog-2001引入的always (*)或always *让工具自动推断敏感列表安全又方便。注意代码风格对综合结果的影响同样的功能不同的代码风格可能综合出不同结构的电路从而影响面积和速度。例如一个多级的选择逻辑用嵌套的if-else描述和用case描述综合结果可能不同。通常case语句会被综合成多路选择器MUX结构而深度嵌套的if-else可能被综合成优先级编码链。需要根据实际需求选择。考虑毛刺的影响虽然综合工具不会帮你消除毛刺但好的代码风格可以减少毛刺产生的风险。例如对于复杂的条件判断尽量让逻辑平衡减少信号路径的深度差异。对于关键输出如果毛刺敏感需要在代码结构或后期约束中考虑。从门级电路到HDL描述是思维上的一次升级。你不再需要关心具体的门是如何连接的而是专注于用高级语言描述电路的行为和功能。然而扎实的组合逻辑基础知识能让你写出更高效、更可靠、更易于综合和时序收敛的HDL代码。当你看到一行assign out a b | c;时你能立刻在脑中浮现出对应的电路结构并能预判是否存在潜在的竞争冒险这才是理论与实践的结合。