1. 项目概述与核心价值在嵌入式系统开发中串口通信是连接传感器、执行器、调试终端和其他微控制器的基石。然而当数据流量增大或系统需要处理多任务时传统的轮询或中断驱动方式会迅速成为性能瓶颈大量消耗宝贵的CPU周期。这时直接内存访问技术就成了解放CPU、提升系统整体效率的关键。它允许数据在外设如UART和内存之间“自动”搬运CPU只需发起和结束传输中间过程无需干预。但仅仅启用DMA还不够。想象一下如果UART每收到一个字节就向DMA控制器请求一次传输那么DMA请求的频繁中断和微小数据块的搬移开销反而会抵消DMA带来的优势。这就是FIFO和DMA触发阈值机制发挥作用的地方。它们共同构成了一个高效的“缓冲-批量”处理流水线FIFO作为数据的蓄水池积累到一定水位阈值后才触发DMA进行一次批量搬运。这种设计极大地减少了DMA请求的次数和总线占用让数据传输变得平滑且高效。本文将以德州仪器AM261x系列微控制器的UART模块为蓝本深入剖析其FIFO DMA模式的运作机制。我们不止步于手册的寄存器描述而是结合我多年的嵌入式通信开发经验拆解四种DMA模式0-3的应用场景、详细解读阈值配置的逻辑陷阱、并手把手演示从模式配置到安全关闭的完整流程。无论你是正在优化现有串口通信性能还是为新的高带宽应用选型设计理解这些底层机制都将帮助你构建出更稳定、更高效的嵌入式通信系统。2. DMA模式深度解析从模式0到模式3AM261x的UART模块提供了四种DMA操作模式Mode 0, 1, 2, 3其核心区别在于DMA请求信号的分配和使用逻辑。理解这些模式是进行正确配置的第一步。2.1 模式0与模式1现代双通道DMA的基石模式0和模式1是当前最常用、功能最完整的模式它们为TX发送和RX接收分别提供了独立的DMA请求信号。DMA模式0这是最基础的独立双通道模式。当SCR[0]0且FCR[3]0时启用。在此模式下TX和RX的DMA请求通过独立的信号线通常是USARTi_DMA_TX和USARTi_DMA_RX发出可以分别映射到DMA控制器的不同通道实现全双工、完全独立的DMA传输。发送和接收的阈值、传输量均可独立配置互不干扰。DMA模式1在模式0的基础上增加了一层由FCR[3]DMA_MODE位控制的使能开关。当SCR[0]0且FCR[3]1时启用。其物理连接与模式0相同但FCR[3]位提供了一个软件快速开关。你可以通过简单地置位或清零FCR[3]来全局启用或禁用UART的DMA功能而无需改动SCR寄存器中更复杂的模式配置。这在需要动态切换传输方式例如从DMA模式切换回中断模式进行调试时非常方便。实操心得在新项目设计中我强烈建议优先使用模式1。它既保留了模式0的全部功能又通过FCR[3]位提供了额外的灵活性。你可以将SCR寄存器的配置作为初始化的一部分固化后续仅通过操作FCR[3]来管理DMA的启停代码逻辑会更清晰。2.2 模式2与模式3理解“传统模式”的遗产模式2和模式3被手册标记为“传统模式”它们只使用一个DMA请求信号USARTi_DMA0来服务TX或RX中的一个方向。DMA模式2仅RX使用DMA。在此模式下USARTi_DMA0信号专用于接收方向的DMA请求。发送方向则必须使用其他方式如中断或轮询来处理。这种模式适用于那些数据接收流量大、但发送数据量小或实时性要求不高的场景例如数据采集器它大部分时间在接收传感器数据偶尔才发送配置指令或状态报告。DMA模式3仅TX使用DMA。与模式2相反USARTi_DMA0信号专用于发送。接收方向需使用非DMA方式。这适用于需要持续、高速发送数据如日志流、音频流但接收多为短命令的应用。模式选择的关键逻辑模式的选择并非在FCR或SCR中直接写入一个模式编号而是通过SCR[0]DMA_MODE_CTL和FCR[3]DMA_MODE两个位的组合以及当SCR[0]1时由SCR[2:1]DMA_MODE_2位域共同决定的。这看起来有些复杂我将其整理成一个决策表期望的DMA模式SCR[0](DMA_MODE_CTL)FCR[3](DMA_MODE)SCR[2:1](DMA_MODE_2)说明禁用DMA1忽略00FCR[3]被忽略完全由SCR寄存器控制。模式000忽略经典双通道独立模式。模式101忽略带使能开关的双通道模式。模式1(替代)1忽略01通过SCR寄存器配置的模式1FCR[3]被忽略。模式2(仅RX)1忽略10传统模式仅接收使用DMA。模式3(仅TX)1忽略11传统模式仅发送使用DMA。注意事项这里存在一个关键的“覆盖”规则。当SCR[0]设置为1时SCR[2:1]的配置将完全覆盖FCR[3]的设置。这意味着即使你在FCR[3]中使能了DMA只要SCR[0]1且SCR[2:1]00DMA功能依然是被禁用的。在调试DMA不生效的问题时务必同时检查SCR和FCR这两个寄存器确认它们处于一致的配置状态。2.3 FIFO禁用时的回退机制手册中有一句非常关键但容易被忽略的话“If the FIFOs are disabled (FCR[0]0), DMA operations occur in single character transfers.”这意味着FIFO的使能是高效DMA传输的前提。如果FIFO被禁用FCR[0]0无论你配置了哪种DMA模式DMA请求都会退化为“每收到/发送一个字符就请求一次”的模式。这相当于把DMA用成了“自动化的单字节中断”总线仲裁和上下文切换的开销会非常大完全失去了使用DMA和FIFO的意义。因此在启用任何DMA功能前必须确保FCR[0]FIFO使能位已被置为1。3. 阈值配置的艺术平衡性能与实时性DMA传输的效率和实时性很大程度上由TX/RX FIFO的触发阈值决定。阈值设得太高可能导致FIFO已满但DMA请求还未触发造成数据溢出设得太低又会频繁产生DMA请求增加总线负载。AM261x提供了灵活的阈值配置方法尤其是针对TX DMA。3.1 RX FIFO阈值相对简单的触发对于接收方向逻辑相对直接。DMA请求在RX FIFO中的数据量达到UART_TLR寄存器中定义的触发水平时产生。当DMA控制器读取了相应数量的字节后请求取消。例如如果RX FIFO深度为64字节阈值设为16那么每收到16个字节UART就会产生一个DMA请求DMA控制器一次搬运16字节。这能有效减少中断次数。3.2 TX FIFO阈值两种计算策略与“空间”概念发送方向的阈值配置更为复杂因为它引入了“空间”的概念。TX DMA请求的触发条件不是“FIFO中有多少数据”而是“FIFO中有多少空闲空间”。AM261x提供了两种阈值编程方式由UART_MDR3[2]SET_DMA_TX_THRESHOLD位控制方式一直接阈值法SET_DMA_TX_THRESHOLD 1阈值直接等于UART_TX_DMA_THRESHOLD寄存器的值。当TX FIFO中的空闲空间即“空间”大于或等于此阈值时DMA请求被置起。DMA控制器开始向FIFO写入数据直到写入了UART_TLR寄存器中定义的“触发空间数”个字节后请求才取消。如果写入的字节数不足DMA请求将保持有效。方式二计算阈值法SET_DMA_TX_THRESHOLD 0阈值 TX FIFO总大小 -UART_TLR寄存器中定义的“触发空间数”。这是更常用也更直观的方式。DMA请求在TX FIFO中的数据量低于这个计算出的阈值时被置起。例如TX FIFO大小为64字节UART_TLR设置的触发空间数为8那么阈值就是64-856字节。当FIFO中数据少于56字节即空闲空间大于8字节时触发DMA请求DMA控制器写入8字节数据后请求取消。手册中的图示Figure 13-73, 13-74清晰地展示了这个过程。关键在于UART_TLR寄存器中为TX定义的值代表的是“希望DMA一次填充多少字节到FIFO中”。这个值必须与DMA控制器的传输量Burst Size或Transfer Size精确匹配否则会导致DMA请求无法正确取消或提前取消引发传输错误。核心避坑指南这里有一个极其重要的保护机制。手册指出“If the selected threshold level trigger level exceeds max buffer size, then the original TX DMA threshold method is used to prevent TX overrun, regardless of the UART_MDR3[1] NONDEFAULT_FREQ value.” 意思是如果你配置的“阈值” “触发空间数” FIFO总大小系统为了防止TX溢出Overrun会自动忽略你的配置回退到使用“FIFO大小”作为阈值的默认方法。例如FIFO为64字节你设置阈值为60触发空间数为86086864此时配置失效系统会使用阈值64。这实际上意味着DMA请求只在FIFO完全空时才触发失去了阈值调优的意义。在配置时务必确保“阈值触发空间数 FIFO总大小”。3.3 阈值配置实战建议确定传输特性首先评估你的数据流。是稳定流如音频还是突发包如Modbus帧对延迟敏感吗计算合理值对于稳定流可以设置较大的触发空间数如FIFO深度的一半以减少DMA请求频率。对于突发小包设置较小的触发空间数如4或8可以降低单次传输延迟。匹配DMA配置UART_TLR中设置的TX触发空间数必须与DMA控制器配置的单次传输大小Transfer Size完全一致。这是很多驱动BUG的根源。启用FIFO再次强调配置前确保FCR[0]1。选择配置方式对于大多数应用使用“计算阈值法”SET_DMA_TX_THRESHOLD0更直观。直接操作UART_TX_DMA_THRESHOLD寄存器的方式通常在需要非常规阈值时才使用。4. 完整配置流程与核心代码实现理解了原理和模式后我们来看如何将其转化为代码。以下流程基于模式1双通道DMA进行配置这是最通用的场景。4.1 初始化步骤分解假设我们要配置UART2使用DMA模式1TX/RX FIFO深度均为64RX阈值设为16TX触发空间数设为8即当TX FIFO数据少于56字节时请求DMA写入8字节。步骤1关闭模块并进入配置模式在对UART的时钟、模式等关键参数进行修改前必须先将模块置于禁用状态并进入配置模式以访问所有寄存器。// 1. 禁用UART功能模块 HWREG(UART2_BASE UART_MDR1) 0x7; // MODE_SELECT 0x7 (Disable) // 2. 进入配置模式A (访问DLL/DLH等寄存器必需) HWREG(UART2_BASE UART_LCR) | 0x80; // LCR[7] 1 进入配置模式 // 注意此时LCR[7:0]不能等于0xBF否则会进入配置模式B步骤2配置波特率与帧格式// 假设系统时钟48MHz 目标波特率115200 使用16倍速模式 uint16_t divisor 48000000 / (16 * 115200); // 计算分频值 26 HWREG(UART2_BASE UART_DLL) divisor 0xFF; // 写入分频值低8位 HWREG(UART2_BASE UART_DLH) (divisor 8) 0xFF; // 写入分频值高8位 // 配置帧格式8位数据无校验1位停止位 HWREG(UART2_BASE UART_LCR) 0x03; // LCR[7]自动清零退出配置模式A进入操作模式并设置8N1步骤3使能FIFO并设置触发阈值// 使能FIFO并设置TX/RX触发阈值 // FCR[0]1: 使能FIFO // FCR[1:2]: 保留位 // FCR[3]: DMA模式使能位稍后设置 // FCR[7:4]: 保留位 // TLR[3:0]: RX FIFO触发等级 (设为16字节) // TLR[7:4]: TX FIFO触发空间数 (设为8字节) // 注意TLR寄存器在某些模式下可能与SPR共享地址需确保在正确的子模式下访问。 // 通常需要先设置EFR[4]和MCR[6]来进入TCR_TLR子模式。 // 进入TCR_TLR子模式以访问TLR寄存器 HWREG(UART2_BASE UART_EFR) | (1 4); // EFR[4] 1 HWREG(UART2_BASE UART_MCR) | (1 6); // MCR[6] 1 // 现在可以安全写入TLR uint8_t tlr_value (8 4) | 16; // TX触发空间8, RX触发等级16 HWREG(UART2_BASE UART_TLR) tlr_value; // 使能FIFO (FCR[0]1) HWREG(UART2_BASE UART_FCR) 0x01;步骤4配置DMA模式我们选择通过SCR寄存器配置DMA模式1SCR[0]1, SCR[2:1]01这样FCR[3]位将被忽略配置更清晰。// 配置SCR寄存器启用DMA模式1 // 先读取当前值避免修改其他位 uint32_t scr_val HWREG(UART2_BASE UART_SCR); scr_val ~0x07; // 清除[2:0]位 scr_val | (1 0); // SCR[0] 1 DMA_MODE_CTL使能 scr_val | (1 1); // SCR[2:1] 01b 选择DMA模式1 // SCR[2]保持为0 HWREG(UART2_BASE UART_SCR) scr_val; // 由于SCR[0]1此时FCR[3]位被忽略但为了代码清晰可以将其清零 uint32_t fcr_val HWREG(UART2_BASE UART_FCR); fcr_val ~(1 3); // FCR[3] 0 HWREG(UART2_BASE UART_FCR) fcr_val;步骤5配置TX DMA阈值方式我们选择“计算阈值法”即SET_DMA_TX_THRESHOLD 0。// 配置MDR3寄存器 uint32_t mdr3_val HWREG(UART2_BASE UART_MDR3); mdr3_val ~(1 2); // 清除MDR3[2] 即SET_DMA_TX_THRESHOLD 0 HWREG(UART2_BASE UART_MDR3) mdr3_val; // 此时TX DMA阈值 FIFO_SIZE - TLR[7:4] 64 - 8 56步骤6重新使能UART功能模块// 重新使能UART为16x模式 HWREG(UART2_BASE UART_MDR1) 0x0; // MODE_SELECT 0x0 (UART 16x mode)至此UART模块本身的DMA相关配置已完成。接下来需要在系统级的DMA控制器如EDMA中配置对应的通道将外设请求与内存缓冲区关联起来这部分代码依赖于具体的DMA控制器驱动但核心是正确映射USARTi_DMA_TX和USARTi_DMA_RX请求信号。4.2 安全关闭TX DMA的官方序列详解手册13.1.4.4.6.4.1节详细描述了一个“关闭TX DMA”的序列。这个序列非常重要尤其是在传输中途需要动态禁用DMA或进入低功耗模式前。其核心目标是避免在FIFO中尚有未传输数据时关闭DMA导致的数据丢失或损坏。这里以我们配置的模式1通过SCR设置为例解析其步骤准备工作确保所有待发送数据已从TX FIFO发出可通过查询UART_LSR的TEMT位确认并且所有RX FIFO中的数据已被读取如果不再需要RX DMA。对于UART模式可以考虑使用RTS/CTS硬件流控来阻止对方继续发送数据。执行关闭序列 a.清除FIFO与计数器将UART_FCR[2:1]注意手册中标注为DMA_MODE位域此处可能为笔误或特定含义结合上下文应是指FCR中用于清除FIFO的位设置为11b。这步会清空TX和RX FIFO并重置其内部计数器。fcr_val HWREG(UART2_BASE UART_FCR); fcr_val | (0x03 1); // 假设[2:1]位是FIFO清除位 HWREG(UART2_BASE UART_FCR) fcr_val; // 该位会自动清零b.切换至仅RX DMA模式将SCR[2:1]修改为10b即DMA模式2仅RX DMA。这一步实质上是解除了TX方向与DMA控制器的关联。scr_val HWREG(UART2_BASE UART_SCR); scr_val ~(0x03 1); // 清除[2:1] scr_val | (0x02 1); // 设置为10b 模式2 (仅RX) HWREG(UART2_BASE UART_SCR) scr_val;c.再次清除FIFO与DMA请求重复步骤a再次清除FIFO并确保任何挂起的DMA请求被复位。 d.完全禁用DMA或保持RX DMA根据需求将SCR[2:1]设置为00b完全禁用DMA或者保持10b如果RX DMA仍需运行。致命细节警告手册在步骤a和b之间特别加了一条Note“It is strongly suggested to do steps ‘a’ and ‘b’ in two separate write in order to avoid malfunction of the device.”必须将清除FIFO和修改DMA模式这两步操作分成两次独立的寄存器写操作中间至少间隔几个NOP指令或确保写操作完成。如果合并成一次赋值可能会导致芯片内部状态机紊乱引发不可预知的行为。这是来自芯片设计者的重要警告务必遵守。5. 传输机制图解与实战问题排查5.1 DMA传输时序全景手册中的图13-77和13-78清晰地展示了DMA传输和接收的流程。对于发送流程是DMA将数据从内存搬至TX FIFO - FIFO达到触发阈值后停止请求 - UART内核将数据从FIFO移位发出 - FIFO数据量低于阈值再次触发DMA请求。这是一个“填充-发送-再填充”的循环。对于接收流程是UART将数据存入RX FIFO - FIFO达到触发阈值 - 触发DMA请求 - DMA将数据从FIFO搬至内存 - 搬移完成后请求取消。这是一个“积累-搬运-再积累”的循环。关键点在于“DMA元素同步”每次DMA请求传输的是“一个元素”在UART上下文中通常就是1个字节。但DMA控制器可以配置为一次请求传输一个“突发”Burst的数据块其大小必须与UART中设置的触发空间数TX或触发等级RX匹配。5.2 常见问题与排查技巧实录在实际项目中UART DMA配置出错的表现可能千奇百怪。以下是我总结的常见问题速查表问题现象可能原因排查步骤与解决方案DMA传输完全无法启动1. DMA模式配置错误。2. FIFO未使能。3. DMA控制器通道未正确映射或使能。1. 检查SCR[0]、SCR[2:1]、FCR[3]确保模式配置一致且非零非禁用状态。2. 确认FCR[0]为1。3. 使用示波器或逻辑分析仪检查USARTi_DMA_TX/RX信号线是否有脉冲。检查DMA控制器的请求源Source是否选择正确通道是否使能。数据发送不完整最后几个字节丢失1. TX DMA关闭序列不正确导致FIFO中残留数据未发出。2. DMA传输大小与UART触发空间数不匹配。1. 严格按照手册的“关闭TX DMA序列”操作并在关闭后查询LSR寄存器的TEMT位确认发送移位寄存器已空。2. 核对DMA配置的传输大小Transfer Size是否等于UART_TLR中设置的TX触发空间数。数据接收出现乱码或断帧1. RX FIFO溢出。2. DMA搬运速度慢于UART接收速度。3. 波特率误差过大。1. 检查UART_LSR的OE溢出错误位。如果置位说明数据丢失。尝试增大RX FIFO阈值或提高DMA优先级/带宽。2. 优化DMA传输使用更高的总线时钟或减少内存访问冲突。3. 校准时钟源使用手册提供的公式精确计算分频值。DMA请求过于频繁CPU性能下降TX/RX FIFO触发阈值设置过小。适当增大UART_TLR中的触发值。但需权衡增大阈值会减少请求次数但会增加单次传输延迟。对于实时性要求高的场景需找到平衡点。仅能传输一次无法循环触发DMA控制器配置为单次One-shot模式而非自动重装Ping-Pong或Continuous模式。检查DMA通道的配置确保在每次传输完成后传输参数如源/目标地址、数据量能自动重载以准备下一次触发。在IrDA模式下传输结束判断过早手册Note指出在IrDA模式下UART_THR空TX FIFO空并不代表传输真正结束CRC和停止位仍在发送。在IrDA模式中不要仅凭TX FIFO空来判断DMA传输结束。需要等待特定的IrDA传输完成中断或增加一个固定的延时几毫秒。调试心得善用寄存器回读在初始化序列的每一步之后都回读并打印关键寄存器如SCRFCRMDR3TLR的值确保写入成功且位域符合预期。硬件寄存器访问可能因总线问题失败。先中断后DMA在复杂驱动开发初期不要一开始就启用DMA。先使用中断模式让UART收发数据正常工作确保波特率、帧格式等基础配置无误。然后再在此基础上叠加DMA配置这样能将问题域隔离。逻辑分析仪是关键遇到棘手的时序问题没有什么比逻辑分析仪更直观。同时抓取UART的TX/RX引脚、DMA请求信号线、以及相关的GPIO用于标记软件事件可以清晰地看到数据流、DMA请求触发时机、以及软件响应的延迟很多问题一目了然。6. 不同工作模式下的寄存器映射差异AM261x的UART模块是一个多功能模块除了标准的UART模式还支持IrDA、CIR等模式。手册13.1.4.4.7节详细列出了不同模式下可访问的寄存器差异。这对于编写健壮的驱动非常重要。核心要点访问模式通过UART_LCR[7]位切换操作模式LCR[7]0和配置模式LCR[7]1。在配置模式下才能访问DLL/DLH等波特率设置寄存器。子模式在配置模式下又通过UART_EFR[4]和UART_MCR[6]的组合分为MSR_SPR、TCR_TLR、XOFF等子模式用于访问不同的寄存器集合如TLR和SPR共享地址。功能模式UART_MDR1[2:0]选择UART、IrDA或CIR等功能。不同功能下同一寄存器地址的位域含义可能不同例如UART_IER_UART在不同模式下中断使能位不同且可用的寄存器集合也不同详见手册Table 13-86, 13-87, 13-88。驱动设计建议在驱动层抽象出统一的初始化、发送、接收接口。在接口内部根据UART_MDR1中设置的模式调用不同的底层配置函数。特别是访问TLR、EFR等寄存器前务必检查当前所处的访问模式和子模式必要时进行临时切换操作完成后再恢复。可以编写类似UART_enterConfigModeA()和UART_exitConfigMode()这样的辅助函数来封装这些细节避免寄存器误写。最后关于波特率计算手册提供了48MHz时钟下的常用表格。但在实际项目中时钟源可能不同。务必使用公式除数 操作频率 / (波特率倍数 × 目标波特率)进行精确计算并评估误差通常要求2%。高波特率如921600以上对时钟精度要求更高误差过大会直接导致通信失败。